Se houve uma tendência proeminente e em todo o setor no design de chips nos últimos meia década, tem sido o crescente uso de chiplets.As pequenas matrizes se tornaram um recurso cada vez mais comum, enquanto os fabricantes de chips olham para eles para abordar tudo, desde os custos de fabricação de chips até a escalabilidade geral de um design.Seja simplesmente dividindo uma CPU anteriormente monolítica em algumas peças, ou indo ao extremo com 47 chipets em um único pacote, os chiplets já estão desempenhando um grande papel no design de chips hoje, e os fabricantes de chips deixaram claro que é que é apenasvai crescer no futuro.
Enquanto isso, após mais de 5 anos de uso grave e de alto volume, chipets e as tecnologias que os sustentam parecem finalmente estar atingindo um ponto de inflexão em termos de design.Os fabricantes de chips desenvolveram uma idéia muito melhor do que os chipets são (e não são) bons, os fornecedores de embalagens refinaram seus métodos ultra precedentes necessários para colocar chiplets, e as equipes de engenharia foram resolvidas os protocolos de comunicação costumavam fazer chiplets conversando entre cada umoutro.Em resumo, os chiplets não são mais projetos experimentais que precisam ser comprovados, mas que se tornaram projetos comprovados em que os fabricantes de chips podem confiar.E com isso crescente dependência da tecnologia de chiplelet vem a necessidade de roteiros e estabilidade de design - a necessidade de padrões de design.
To that end, today Intel, AMD, Arm, and all three leading-edge foundries are coming together to announce that they are forming a new and open standard for chiplet interconnects, which is aptly being named Universal Chiplet Interconnect Express, or UCIe.Inspirando-se significativa no manual PCI-Express muito bem-sucedido, com a UCIE as empresas envolvidas estão criando um padrão para conectar chipets, com o objetivo de ter um único conjunto de padrões que não apenas simplificam o processo para todos os envolvidos, mas também lideram o caminho paraInteroperabilidade total entre os chipets de diferentes fabricantes, permitindo que os chips misturem e combinem chipets como fabricantes de chips, consulte o ajuste.Em outras palavras, para tornar um ecossistema completo e compatível com chipets, assim como o ecossistema de hoje para cartões de expansão baseados em PCIE.
Pedaços em um processador de consumidores - denso e esparso
As comparações com o PCIE são adequadas em vários níveis, e essa é talvez a melhor maneira de entender rapidamente os objetivos do grupo UCIE.Não apenas o novo padrão está sendo disponibilizado de maneira aberta, mas as empresas envolvidas estarão estabelecendo um grupo formal de consórcio ainda este ano para administrar a UCIE e desenvolvê -lo ainda mais.Enquanto isso, do ponto de vista da tecnologia geral, o uso de chiplets é o último passo na consolidação contínua de circuitos integrados, pois transistores menores e menores permitiram que cada vez mais funcionalidades fossem trazidas no chip.Em essência, os recursos que estiveram em um cartão de expansão ou separam o chip até agora estão começando a chegar ao próprio chip/soco.Assim, como o PCIE modera como essas peças funcionam juntas como cartões de expansão, um novo padrão tornou -se necessário para moderar como essas peças devem funcionar juntas como chiplets.
Por fim, o objetivo declarado dos grupos por trás da UCIE é estabelecer um ecossistema aberto e onipresente para chiplets.Se isso significa simplesmente padronizar alguns dos aspectos físicos para mais fácil fabricar ou permitir uma configuração verdadeira de mistura e correspondência, onde os clientes podem solicitar um chip construído com chiplets a partir de vários fabricantes de chip (let), é necessário um forte padrão subjacente para fazer issoacontecer.E os principais players da indústria de chips estão jogando seu peso por trás da UCIE para fazer isso acontecer.
Por que chiplets?
A lógica subjacente para tudo isso, por sua vez, é o uso crescente de - e, em alguns casos, a necessidade total de - Chiplets.Os chiplets já estão sendo usados para misturar matrizes de vários fabricantes de chips ou de vários nós de processo, e estão sendo usados para construir chips grandes que, de outra forma, não seriam possíveis devido a limites de retículo.Tudo isso está sendo conduzido pela economia de alguma maneira (não usando um nó caro e de ponta para cada parte de um chip), ou um desejo de combinar IP de fabricantes díspares de uma maneira mais conveniente do que os anos de gasto gravar umchip monolítico.Para ter certeza, os chips monolíticos como um todo não estão desaparecendo completamente (os dados em movimento permanecem caros), mas a economia do design de chips está impulsionando inexoravelmente o uso de chiplets em mais casos.
Enquanto isso, também há um esforço para o desempenho e a eficiência que está impulsionando o interesse contínuo em chiplets.Ou para ser mais específico, impulsionando o desejo de integrar mais funções em um único pacote de chip.O PCIE, para o mais rápido possível, ainda é lento pelos padrões de chip;Os longos comprimentos de traço de uma CPU para um controlador (e de volta novamente) somam muita latência, e empurrar dados em torno de tão longe é relativamente caro em termos de poder.Portanto, os fabricantes de chips estão cada vez mais querendo trazer essas funções ao chip, derrubar latências e reduzir o consumo de energia.Que no caso de chipets (e, portanto, UCIE) significa ser capaz de melhorar o desempenho em mais de 20x e reduzir o consumo de energia pela mesma quantidade.
Ucie 1.0: New Die-To-Die Spec with PCIe & CXL Layered on Top – Available Today
Mergulhando na primeira revisão da especificação da UCIE, encontramos algo que é bem direto e algo que é claramente projetado em torno das capacidades das tecnologias de embalagem de hoje.O que a UCIE está trazendo para a tabela hoje não é tanta tecnologias tão novas quanto a padronização entre as diferentes implementações das tecnologias atuais, para que todos tenham um terreno comum para trabalhar.
Talvez não surpreendentemente, esta versão inicial da UCIE vem da Intel, que está doando o atacado de especificação para a indústria e o que se tornará o UCIE Consortium.A Intel tem sido responsável pelo desenvolvimento inicial de várias tecnologias de interconexão aberta de alto perfil ao longo das décadas-nem menos importante das quais foram USB, PCIE e Thunderbolt 3-por isso não é muito chocante para vê-los doando outra tecnologia de interconexão para ajudar o KickstartO que eles (e o resto da indústria) acreditam ser a próxima onda de computação.Não se engane, porém, essa não é uma iniciativa somente para Intel, como evidenciado pelas empresas que apoiam o novo padrão e quem estará formando o próximo consórcio.(Sempre que você tem bolsistas seniores da Intel e da AMD na mesma chamada de briefing, você sabe que algo grande está acontecendo)
Sob o capô, a UCIE toma emprestado a tecnologia anterior da Intel na Interface Bus (AIB).A Intel doou anteriormente essa tecnologia para a aliança Chips em 2020, então esta não é a primeira vez que a Intel lançou uma versão dessa tecnologia de maneira aberta.Mas a UCIE é o maior (e mais focado em chiques) ainda, como evidenciado pelo apoio dos rivais Fab da Intel, bem como pelos rivais do design da CPU.
Quanto à própria especificação da UCIE, vamos falar sobre o que ela faz e não cobre.A especificação abrange a camada física, apresentando os padrões de sinalização elétrica que os chipets usarão para conversar entre si, bem como o número de faixas físicas e os bumentos suportados.E a especificação abrange a camada de protocolo, definindo os protocolos de nível superior sobrepostos a esses sinais para entender tudo e fornecer o conjunto de recursos necessários.
O que a especificação não cobre, no entanto, é a tecnologia de embalagem/ponte usada para fornecer o link físico entre os chiplets.Isso não é intel doando emib ou foveros, por exemplo.Pelo contrário, a UCie é agnóstica de ponte;Os chiplets podem ser vinculados via Fanout Bridge, Silicon Interposers, EMIB, ou mesmo apenas um substrato orgânico antigo e simples no caso de dispositivos de largura de banda inferior.Ucie deve trabalhar com tudo isso, pois a ponte em si é essencialmente um tubo idiota para carregar os sinais elétricos entre os chipets.Desde que um chaplet adere ao padrão (incluindo pitch bump), será capaz de conversar com outro chiplet UCIE.
Naquela nota, ucie 1.0 vem com essencialmente dois níveis padrão de desempenho/complexidade.As especificações para o nível de “pacote padrão” de nome apropriado são projetadas para dispositivos de largura de banda mais baixa que usam substratos orgânicos tradicionais.Essas peças usarão até 16 faixas de dados, arremessos de 100μm + bump e comprimentos estendidos do canal.Em um nível alto, é como conectar dois dispositivos sobre um link contemporâneo do PCIE, mas colocando -os muito, muito mais perto.
Enquanto isso, um segundo conjunto de especificações abrange o que o grupo UCIE considera “Pacote Avançado”, e isso abrange todas as tecnologias baseadas em Silicon Bridge de alta densidade como EMIB e informações.A especificação avançada de pacote exige arremessos menores - da ordem de 25μm a 55μm -, bem como 4x quantas faixas por cluster devido à maior densidade, e um canal muito curto de menos de 2mm.O que levou à sua configuração mais completa, os promotores da UCIE acreditam que uma configuração avançada de pacote usando a tecnologia de pitch de 45μm de 45μm seria capaz de entregar até 1.3tb/s/mm de largura de banda da costa (linear).Isto é, 1.3 TB por segundo dos dados poderiam passar por uma borda de 1 mm de um chip.
Eu não vou despertar todas as figuras aqui, mas tudo isso deve destacar como a UCIE está sendo configurada para atender às necessidades do chiplelet nas duas extremidades do espectro de desempenho.Para fabricantes de chips que só precisam reunir dois chipets em um único pacote de maneira econômica, há a abordagem de pacote padrão.E para os fabricantes de chips que precisam fazer dois chipets se comportam o mais próximo possível de um único chip monolítico, as especificações avançadas de embalagem permitem muitas faixas - e, portanto, muita largura de banda.
Enquanto isso, é interessante notar exatamente o que os promotores esperam em termos de latência e eficiência energética.Para todos os tipos de pacotes, espera -se que a latência esteja abaixo de 2Ns, o que é especialmente crítico nos designs de chiplelet que estão dividindo o que anteriormente teria sido um design monolítico de chips.Enquanto isso, a eficiência de energia varia de um baixo 0.5 pj/bit para embalagens padrão, para um 0 ainda mais baixo.25 PJ/B para embalagem avançada.Isso ajuda a ilustrar exatamente por que alguns fabricantes de chips estão ansiosos para embarcar com chipets, pois as melhorias em relação às cartas PCIE/CXL discretas podem ser significativas.
A camada física que liga os chiplets, por sua vez, é nova para Ucie.A Intel e os outros promotores não estão indo muito profundamente em como isso funciona (mesmo em seu white paper), mas em um nível alto o padrão da camada física fornece sinalização elétrica, relógio, treinamento de links e sinalização de banda lateral.Uma unidade de controle de fluxo de 256 bytes (FLIT), por sua vez, lida com a transferência de dados real.
Acima disso, é uma camada de meio caminho, que o grupo chama de adaptador Die-to-Die.O D2D fornece a base para a gestão do estado de link e a negociação de parâmetros entre os chipets.O D2D também é responsável por fornecer suporte opcional para salvaguardas adicionais de confiabilidade de dados por meio de CRCs e tentativas de nível de link.
Finalmente, na camada de protocolo, os fabricantes de chipletos têm algumas opções diferentes.Os protocolos padronizados oficiais para a UCIE são PCI-Express e seu primo coerente de cache, Compute Express Link, que é construído sobre o PCIE.Ao discutir sua escolha aqui, os promotores da UCIE optaram por adotar a abordagem pragmática: já existe um suporte em todo o setor ao PCIE e CXL; portanto, em vez de reinventar a roda, eles vão alavancar os ecossistemas existentes na camada de protocolo.Isso significa que a UCIE está atingindo o chão correndo com uma camada de protocolo totalmente desenvolvida e bem comprovada que pode fornecer transferência de dados confiável e gerenciamento de links, além de recursos extras sob medida, como coerência de cache.E talvez igualmente importante, significa que clientes e marcadores podem aproveitar seus investimentos de software existentes no PCIE/CXL, simplificando ainda mais o processo de desenvolvimento e fazendo com que os chiplets compatíveis com a UCIE saiam muito mais cedo.
In practice, I would have been far more surprised if UCIe didn’t leverage PCIe/CXL in this fashion.As tecnologias da PCIE se tornaram a espinha dorsal de várias outras tecnologias, e a indústria como um todo passou por tentar sair do PCIE quando se trata de necessidades básicas de interconexão de dispositivo.
Dito isto, os promotores deixaram claro que a UCIE não está trancada para apenas PCIE/CXL.Versões futuras do padrão podem adicionar outros protocolos se algo aparecer e o proprietário estiver disposto a doá -lo ao padrão.
Finally, chipmakers are also free to use their own custom/bespoke protocols as well; they are not restricted to using just PCIe/CXL.A UCIE suporta uma opção de protocolo bruto/de streaming que permite que qualquer outro protocolo seja usado.Ambos os chipets precisariam apoiar esse protocolo personalizado para fazer uma conexão, é claro, mas mesmo nesse caso, isso permitiria que um fabricante de chips alavancasse os aspectos físicos do padrão UCIE para simplificar seu próprio design/produção.
Isso também significa que os protocolos de interconexão existentes, como o Fable Infinity da AMD, provavelmente não estarão indo a lugar algum, mesmo com a introdução da UCIE.Protocolos como se ainda forem muito mais complexos e especializados do que o que o PCIE/CXL é capaz, o que faz sentido, dados os requisitos de coerência muito específicos para vincular núcleos de CPU e matrizes de E/S.Em outras palavras, a vanguarda do design do chiplet permanece à frente de onde a UCie 1.0 está começando as coisas.
Vai a Long: UCie para interconexões externas também?!
E embora a UCIE esteja, em primeiro lugar, focada em fornecer uma interconexão no chip para chipets, o padrão inclui provisões para sair do chip.Caminho fora do chip.
Se um construtor de chip/sistema deseja, a especificação permite que os retímeros sejam usados para transferir a UCIE no nível do protocolo em distâncias muito mais longas.É certo que isso sacrifica os benefícios de latência e poder em virtude de adicionar (muita) distância.Mas os promotores da UCIE inventam os clientes do servidor usando isso para fornecer conexões UCIE no nível do rack ou pod, oferecendo uma conexão direta de chiplet para chiplet, mesmo a longas distâncias.
O caso de uso mais interessante e mais óbvio para esse tipo de configuração é a Silicon Photonics.Estendendo o conceito de chiplet por lá, um fabricante de chips pode construir um transceptor óptico co-embalado na borda de um pacote e depois usar o UCIE para conectá-lo a outro chiplet.Isso permitiria a interconexão óptica diretamente do chip, ignorando a necessidade (e o custo de energia) de ir a um transceptor fora do chip.
Os promotores também estão exibindo conceitos baseados em dispositivos externos de memória/armazenamento.Bem como racks/desenhos externos com mais SoCs.
Ucie 1.0 é apenas o começo
Enquanto o UCIE 1.0 Especificação está sendo divulgada hoje, os promotores por trás do padrão já estão se virando para o futuro da tecnologia e do próprio consórcio.
Ucie 1.0 é um padrão de "ponto de partida", que vem de ser originalmente desenvolvido de maneira solo dentro de Intel.Como mencionado anteriormente, o consórcio estará analisando outros possíveis protocolos para adicionar ao padrão.E até agora, o padrão está definindo apenas dois do que eles consideram quatro aspectos do design do chiplelet: a camada física e os protocolos de comunicação.O grupo gostaria de ir além para tornar a realidade um ecossistema de chiplet de mistura e correspondência, definindo também fatores de forma de chiplet padronizados e até gerenciando outros chiplets.
Isso está no topo das mudanças em andamento nas tecnologias de embalagem de chips, que ainda estão progredindo. The Ucie 1.0 O padrão é essencialmente definido apenas para 2d e 2.Embalagem de chip 5D, mas não em tecnologias DIRET-T-DIE 3D, como o próximo Foveros Direct.À medida que a embalagem de chips 3D estiver disponível, o padrão precisará ser atualizado para explicar os novos recursos oferecidos, bem como as densidades ainda maiores.
Mas, para isso, a UCIE precisará de um consórcio adequado por trás dele, e é por isso que o anúncio de hoje é tanto uma revelação do novo padrão quanto um argumento para outras empresas para participar e ajudar a desenvolver futuras iterações do padrão.O UCIE Promoters Group já é uma lista muito considerável, com apoio dos designers de chip/IP AMD, ARM, Intel e Qualcomm, Chip Fabs TSMC e Samsung (e Intel), a empresa de embalagens de chips avançada de engenharia semicondutores e fornecedores de computação em nuvem Google, Google, Google,, Google, Google, Google, Google, Google, Google, Google, Google, Google, Google, Google, Google, Google, Google, Google, Google, Google,Microsoft e Meta.
Em suma, é quem é quem é de muitos dos grandes players da indústria de chips (sejam eles produtores ou consumidores), mas os promotores estão procurando mais membros.Pragmaticamente, quanto mais a adesão, o padrão fica mais eficaz e amplamente adotado, mas o grupo também se beneficia das opiniões de empresas adicionais e da compreensão de quais são suas necessidades de computação.
Detalhes completos sobre a especificação UCIE podem ser encontrados no novo site do grupo, incluindo o whitepaper da UCIE.Enquanto isso, as empresas interessadas também podem encontrar mais informações sobre como ingressar no grupo à medida que o consórcio formal é criado um pouco ainda este ano.
Gallery: UCIe Presentation
