Interview Calpep Express Link (CXL) a le potentiel de modifier radicalement la façon dont les systèmes et les centres de données sont construits et exploités.Et après des années de développement conjoint couvrant plus de 190 entreprises, la norme ouverte est presque prête pour les heures de grande écoute.
Pour ceux qui ne sont pas familiers, CXL définit une interface commune et cohérente en cache pour connecter des processeurs, de la mémoire, des accélérateurs et d'autres périphériques. And its implications for the datacenter are wide ranging, Jim Pappas, CXL chairman and Intel director of technology initiatives, tells The Register.
Ainsi, avec les premiers systèmes compatibles CXL qui devraient être lancés plus tard cette année aux côtés de Sapphire Rapids Xeon Scalinables d'Intel et des Genoa Forth-Gen Epycs d'AMD, nous demandons à Pappas comment il s'attend à ce qu'il s'attend à ce que CXL change l'industrie à court terme.
Infrastructure de mémoire composable
Selon Pappas, l'une des premières implémentations pour CXL impliquera probablement la mémoire du système.Jusqu'à présent, il n'y a eu que deux façons d'attacher plus de mémoire à un accélérateur, explique-t-il.Soit vous avez ajouté plus de canaux de mémoire DDR pour prendre en charge plus de modules, soit il devait être intégré directement sur l'accélérateur ou le package CPU.
"Vous ne pouvez pas mettre de la mémoire sur le bus PCIe", mais avec CXL vous pouvez, Pappas dit.«CXL a été conçu pour les accélérateurs, mais il a également été conçu pour avoir une interface de mémoire.Nous savions tous dès le début que cela pouvait être utilisé comme un port différent pour la mémoire."
Au lieu de remplir un système avec des modules de mémoire plus ou plus grands, une mémoire supplémentaire pourrait être installée via une carte en utilisant une interface commune pour PCIe et CXL.Et grâce aux systèmes de changement de commutation simple introduits avec le CXL 2.0 SPEC, il est devenu possible que les ressources, y compris la mémoire, soient regroupées et accessibles par plusieurs systèmes simultanément.
Il est important de noter que dans cette configuration, seules les ressources elles-mêmes et non le contenu de la mémoire sont partagées entre les hôtes, souligne Pappas.«Chaque région de mémoire appartient, au plus, à un domaine de cohérence.Nous n'essayons pas de partager la mémoire;Cela devient beaucoup plus complexe."
Un autre cas d'utilisation comprend des architectures de mémoire à plusieurs niveaux dans lesquelles un système utilise une mémoire à large bande passante sur le pack.
Selon Pappas, la mise en commun de la mémoire et la mémoire à plusieurs niveaux ont des implications pour les opérateurs de centre de données et de cloud.«Les plus gros problèmes que les clients du cloud ont est leur dépense numéro un est la mémoire. Roughly 50 cents of their equipment spend is on memory," he says.
En mettant en commun cette mémoire, Pappas soutient que les opérateurs peuvent réaliser d'énormes économies de coûts en réduisant la quantité de mémoire laissée au ralenti.Et comme la mémoire groupée ou à plusieurs niveaux ne se comporte pas différemment de la mémoire système attachée au CPU, les applications n'ont pas besoin d'être modifiées pour profiter de ces technologies, dit Pappas.Si l'application «demande plus de mémoire, il y a maintenant essentiellement une offre infinie."
Cette technologie n'est pas non plus théorique.La mise en commun de la mémoire et la mémoire à plusieurs niveaux faisaient partie de plusieurs technologies sur les solutions de Silicon Startup Silicon travaillées avant son acquisition par Marvell Technologies plus tôt ce mois-ci.
Marvell estime que la technologie s'avérera cruciale pour réaliser une infrastructure véritablement composable, qui, jusqu'à présent, a été largement limitée au calcul et au stockage.
Au revoir les goulots d'étranglement AI / ML
Pappas s'attend également à ce que CXL bénéficie aux charges de travail AI / ML en permettant une relation beaucoup plus intime entre le CPU, l'accélérateur IA et / ou le GPU que ce qui est actuellement possible sur PCIE.
À un niveau de base, la façon dont un processeur interagit avec un périphérique, comme un GPU, est en envoyant des instructions de chargement / stockage dans les deux sens par lots sur le bus PCIe.CXL élimine ce goulot d'étranglement, permettant aux instructions d'être essentiellement diffusées entre l'accélérateur et l'hôte.
«C'est très similaire à ce qui se passe dans un système à double processeur où les caches restent cohérentes entre les processeurs. We’re extending that down to accelerators," Pappas says.
Étendre ce type de cohérence du cache aux accélérateurs autres que les processeurs n'est en aucun cas facile ou d'une nouvelle idée.
Intel et d'autres ont essayé et échoué dans le passé pour développer une interconnexion standardisée pour les accélérateurs, nous dit-il.Une partie du problème est que la complexité associée à ces interconnexions est partagée entre les composants, ce qui rend incroyablement difficile de les étendre à des tiers.
“When we at Intel tried to do this, it was so complex that almost nobody, essentially nobody, was ever able to really get it working," Pappas reveals.Avec CXL, essentiellement toute la complexité est contenue dans le processeur hôte, il soutient.
Cette complexité asymétrique n'est pas sans compromis, mais Pappas estime qu'ils en valent plus que la peine.Ceux-ci se présentent sous forme d'affinité d'application, en particulier quel accélérateur obtient un accès prioritaire au cache ou à la mémoire et à jouer le deuxième violon.
Ceci est quelque peu atténué, affirme Pappas, par le fait que les clients sauront généralement quelles régions de mémoire l'accélérateur va accéder par rapport à ceux accessibles par l'hôte.Les utilisateurs pourront s'adapter en définissant un biais dans le BIOS.
Et après?
La norme CXL n'est en aucun cas terminée.Le consortium CXL devrait publier le 3.0 Spec plus tard cette année.
La mise à jour comprend une bosse de 32 gigaTransfers par seconde à 64, en ligne avec le déménagement prévu sur PCIe 6.0., ainsi que la prise en charge d'un certain nombre de nouveaux modèles d'utilisation de la mémoire, Pappas taquine.
La spécification introduit également une avenue pour la mise en œuvre de la technologie d'interconnexion de CXL de manière non asymétrique.Cette fonctionnalité permettrait aux appareils électroménagers, comme les GPU ou les NIC, d'interagir directement avec d'autres appareils CXL, éliminant le CPU en tant que goulot d'étranglement.
“This will be really important as you get multiple accelerators that need to operate consistently," he says.
Enfin, les spécifications indiquent un tissu CXL avec l'introduction d'une commutation à plusieurs niveaux.
Un tissu réseau CXL sera la clé pour étendre la technologie au-delà du niveau du rack.Et il y a des raisons de croire que cela pourrait apparaître dans la version 3.0 Après Gen-Z - à ne pas confondre avec la génération d'adultes nés après le début du siècle - a fait don de ses actifs de tissu à mémoire cohérente au consortium CXL à la fin de l'année dernière.
Temper vos attentes
Aussi excitant que CXL puisse être pour l'avenir du centre de données, ne vous attendez pas à ce que ce soit un succès du jour au lendemain.La technologie en est à ses balbutiements avec la première génération de systèmes compatibles qui devraient arriver plus tard cette année.
Pappas s'attend à ce que les systèmes équipés de CXL viennent en phases, avec la mémoire à plusieurs niveaux et la mise en commun de la mémoire étant probablement les premiers cas d'utilisation grand public.
“Over this next year, the first round of systems are going to be used primarily for proof of concepts," he said.«Soyons honnêtes, personne ne va prendre une nouvelle technologie qui n'a jamais été essayée."
Après la preuve des concepts, Pappas s'attend à au moins une autre année de déploiements expérimentaux avant que la technologie ne commence finalement à apparaître dans des environnements de production.®
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