Si ha habido una tendencia prominente en toda la industria en el diseño de chips en la última media década más o menos, ha sido el uso creciente de chiplets.Los troqueles pequeños se han convertido en una característica cada vez más común a medida que los fabricantes de chips buscan para abordar todo, desde los costos de fabricación de chips hasta la escalabilidad general de un diseño..Ya sea simplemente dividiendo una CPU anteriormente monolítica en unas pocas piezas, o ir al extremo con 47 chiplets en un solo paquete, los chiplets ya están jugando un papel importante en el diseño de chips hoy, y los fabricantes de chips han dejado en claro que es solo que es solo que esVa a crecer en el futuro.
Mientras tanto, después de más de 5 años de uso serio y de alto volumen, chiplets y las tecnologías que las sustentan parecen estar finalmente alcanzar un punto de inflexión en términos de diseño.Los fabricantes de chips han desarrollado una idea mucho mejor de lo que los chiplets son (y no) para los que los proveedores de empaquetamiento han refinado sus métodos ultra precisos necesarios para colocar chiplets, y los equipos de ingeniería han resuelto los protocolos de comunicaciones solidos para que los chiplets hablen entre cada unootro.En resumen, los chiplets ya no son diseños experimentales que deben probarse, sino que se han convertido en diseños probados en los que los fabricantes de chips pueden confiar.Y con esa creciente dependencia de la tecnología de Chiplet, la necesidad de hojas de ruta y estabilidad de diseño: la necesidad de estándares de diseño.
To that end, today Intel, AMD, Arm, and all three leading-edge foundries are coming together to announce that they are forming a new and open standard for chiplet interconnects, which is aptly being named Universal Chiplet Interconnect Express, or UCIe.Inspirando significativamente el exitoso libro de jugadas de PCI-Express PCI-Express, con Ucie las empresas involucradas están creando un estándar para conectar chiplets, con el objetivo de tener un conjunto único de estándares que no solo simplifican el proceso para todos los involucrados, sino que lideran el camino haciaLa interoperabilidad completa entre chiplets de diferentes fabricantes, lo que permite que los chips mezclaran chiplets a medida que los fabricantes de chips vean ajuste.En otras palabras, para hacer un ecosistema completo y compatible con chiplets, al igual que el ecosistema de hoy para las tarjetas de expansión basadas en PCIe.
Chiplets en un procesador de consumo: tanto denso como escaso
Las comparaciones con PCIe son aptas en múltiples niveles, y esta es quizás la mejor manera de comprender rápidamente los objetivos del grupo UCIE.No solo el nuevo estándar está disponible de manera abierta, sino que las compañías involucradas establecerán un grupo de consorcio formal a finales de este año para administrar UCI y desarrollarlo aún más..Mientras tanto, desde una perspectiva tecnológica general, el uso de chiplets es el último paso en la consolidación continua de los circuitos integrados, ya que los transistores cada vez más pequeños han permitido que cada vez más funcionalidad sean a chip.En esencia, las características que han estado en una tarjeta de expansión o chips separados hasta ahora están comenzando a llegar al chip/SOC en sí..Entonces, al igual que PCIe modera cómo estas piezas funcionan juntas como tarjetas de expansión, se ha necesitado un nuevo estándar para moderar cómo estas piezas deben funcionar juntas como chiplets.
En última instancia, el objetivo declarado de los grupos detrás de Ucie es establecer un ecosistema abierto y ubicuo para chiplets.Si eso significa simplemente estandarizar algunos de los aspectos físicos para una fabricación más fácil, o habilitar una verdadera configuración de mezcla y combinación donde los clientes pueden solicitar un chip construido con chiplets de múltiples fabricantes de chips (deje), se necesita un fuerte estándar subyacente para hacer esto.suceder.Y los principales actores en la industria de la fabricación de chips están arrojando su peso detrás de Ucie para que esto suceda.
¿Por qué chiplets?
La justificación subyacente para todo esto, a su vez, es el uso cada vez mayor de, y en algunos casos, necesidad directa de chiplets.Los chiplets ya se están utilizando para mezclar troqueles de múltiples fabricantes de chips o de múltiples nodos de proceso, y se están utilizando para construir chips grandes que de otra manera no serían posibles debido a los límites de la retícula.Todo lo cual está siendo impulsado por la economía de alguna manera (no utilizar un nodo costoso y sangrante para cada parte de un chip), o un deseo de combinar IP de fabricantes dispares de una manera más conveniente que pasar años grabando unchip monolítico.Sin duda, los chips monolíticos en su conjunto no desaparecerán por completo (los datos en movimiento siguen siendo caros), pero la economía del diseño de chips está impulsando inexorablemente el uso de chiplets en más casos.
Mientras tanto, también hay un impulso para el rendimiento y la eficiencia que está impulsando el interés continuo en Chiplets.O para ser más específico, impulsando el deseo de integrar más funciones en un solo paquete de chips.PCIe, tan rápido como es, sigue siendo lento para los estándares de chips;Las largas longitudes de rastreo de una CPU a un controlador (y de regreso) se suman a mucha latencia, y empujar datos a eso es relativamente costoso en términos de energía.Por lo tanto, los fabricantes de chips desean cada vez más llevar esas funciones sobre el chip, reducir las latencias y reducir el consumo de energía.Que en el caso de chiplets (y, por lo tanto, ucie) significa poder mejorar el rendimiento en más de 20x y reducir el consumo de energía en aproximadamente la misma cantidad.
Ucie 1.0: New Die-To-Die Spec with PCIe & CXL Layered on Top – Available Today
Al sumergirnos en la primera revisión de la especificación de UCIE, encontramos algo que es bastante sencillo y algo que está muy claramente diseñado en torno a las capacidades de las tecnologías de envasado de hoy en día.Lo que UCIE está aportando hoy en día no es tanta tecnologías nuevas como estandarización entre las diferentes implementaciones de las tecnologías actuales, para que todos tengan un terreno común con el que trabajar.
Quizás no es sorprendente que esta versión inicial de UCIE proviene de Intel, quien está donando la especificación al por mayor a la industria y lo que se convertirá en el consorcio de UCIE.Intel ha sido responsable del desarrollo inicial de varias tecnologías de interconexión abierta de alto perfil durante las décadas, entre las cuales ha sido USB, PCIe y Thunderbolt 3, por lo que no es demasiado impactante verlos donar otra tecnología de interconexión para ayudar a KickstartLo que ellos (y el resto de la industria) creen que es la próxima ola de informática.Sin embargo, no se equivoque, esta no es una iniciativa de Intel, como lo demuestran las compañías que respaldan el nuevo estándar y quién formará el próximo consorcio.(Siempre que tenga tipos senior de Intel y AMD en la misma llamada informativa, sabes que algo grande está sucediendo)
Debajo del capó, Ucie toma prestado de la tecnología de bus de interfaz avanzada (AIB) anterior de Intel.Intel previamente donó esa tecnología a Chips Alliance en 2020, por lo que esta no es la primera vez que Intel lanzó una versión de esta tecnología de manera abierta.Pero Ucie es el esfuerzo más grande (y la mayoría de los chiplet) hasta ahora, como lo demuestra el respaldo de los rivales fabulosos de Intel, así como los rivales de diseño de CPU.
En cuanto a la especificación de UCIE en sí, hablemos de lo que hace y no cubre.La especificación cubre la capa física, estableciendo los estándares de señalización eléctrica que los chiplets usarán para hablar entre sí, así como la cantidad de carriles físicos y los lanzamientos de protección compatibles.Y la especificación cubre la capa de protocolo, definiendo los protocolos de nivel superior superpuestos en esas señales para dar sentido a todo y para proporcionar el conjunto de características necesario.
Sin embargo, lo que la especificación no cubre es la tecnología de empaque/puente utilizada para proporcionar el vínculo físico entre los chiplets.Esto no es Intel regalando emib o foveros, por ejemplo.Más bien, Ucie es agnóstico de Bridge;Los chiplets se pueden unir a través del puente de fanout, los interpositivos de silicio, emib o incluso un sustrato orgánico antiguo en el caso de dispositivos de ancho de banda inferior.Ucie está destinado a trabajar con todo esto, ya que el puente en sí es esencialmente una tubería tonta para transportar las señales eléctricas entre las chiplets.Mientras un chiplet se adhiera al estándar (incluido el tono de golpe), entonces podrá hablar con otro chiplet ucie.
En esa nota, Ucie 1.0 viene con esencialmente dos niveles estándar de rendimiento/complejidad.Las especificaciones para el nivel de "paquete estándar" de manera acertada están diseñadas para dispositivos de menor ancho de banda que utilizan sustratos orgánicos tradicionales.Estas partes utilizarán hasta 16 carriles de datos, campos de golpes de 100 μm + y longitudes de canal extendidas.En un alto nivel, es como conectar dos dispositivos sobre un enlace PCIe contemporáneo, pero colocarlos mucho más cerca.
Mientras tanto, un segundo conjunto de especificaciones cubre lo que el Grupo Ucie considera "paquete avanzado", y esto cubre todas las tecnologías basadas en puentes de silicio de alta densidad como EMIB e Info.La especificación de paquete avanzado requiere lanzamientos de protección más pequeños, en el orden de 25 μm a 55 μm, así como 4x tantos carriles por clúster debido a la mayor densidad, y un alcance de canal muy corto de menos de 2 mm.Que llevó a su configuración más completa, los promotores de UCIE creen que una configuración de paquete avanzada que utiliza la tecnología de tono Bump de 45 μm de hoy podría entregar hasta 1.3TB/S/mm de ancho de banda de la costa (lineal).Es decir, 1.3TB por segundo de los datos podrían pasar a través de un borde de 1 mm de un chip.
No recaeré cada figura aquí, pero todo esto está destinado a subrayar cómo se está configurando UCIE para satisfacer las necesidades de Chiplet en ambos extremos del espectro de rendimiento.Para los fabricantes de chips que solo necesitan reunir dos chiplets en un solo paquete de manera rentable, existe el enfoque de paquete estándar.Y para los fabricantes de chips que necesitan hacer que dos chiplets se comporten lo más cerca posible de un solo chip monolítico, las especificaciones de empaque avanzadas permiten muchos carriles, y por lo tanto mucho ancho de banda.
Mientras tanto, es interesante observar lo que los promotores esperan en términos de latencia y eficiencia energética.Para todos los tipos de paquetes, se espera que la latencia esté por debajo de 2NS, lo cual es especialmente crítico en los diseños de chiplet que están dividiendo lo que anteriormente habría sido un diseño de chips monolítico.Mientras tanto, la eficiencia energética varía de un 0 bajo.5 PJ/bit para embalaje estándar, a un 0 aún más bajo.25 PJ/B para envases avanzados.Esto ayuda a ilustrar por qué algunos fabricantes de chips están ansiosos por subir con chiplets, ya que las mejoras sobre las tarjetas PCIe/CXL discretas podrían ser significativas.
La capa física que vincula los chiplets, a su vez, es nuevo para ucie.Intel y los otros promotores no están profundamente profundamente en cómo funciona esto (incluso en su documento técnico), pero a un nivel alto, el estándar de capa física proporciona la señalización eléctrica, el marcador, el entrenamiento de enlaces y la señalización de la banda lateral.Una unidad de control de flujo de 256 bytes (FLIT) a su vez maneja la transferencia de datos real.
Por encima de esto hay algo de una capa a mitad de camino, que el grupo llama el adaptador de muerte por morir.El D2D proporciona la base para la negociación de gestión estatal de enlace y parámetros entre chiplets.El D2D también es responsable de proporcionar soporte opcional para salvaguardas adicionales de confiabilidad de datos a través de CRC y reintentos a nivel de enlace.
Finalmente, en la capa de protocolo, los chiplet fabricantes tienen algunas opciones diferentes.Los protocolos estandarizados oficiales para UCIE son PCI-Express y su primo coherente de caché, Compute Express Link, que está construido sobre PCIe.Al discutir su elección aquí, los promotores de UCIE optaron por adoptar el enfoque pragmático: ya existe el soporte de toda la industria para PCIe y CXL, por lo que, en lugar de reinventar la rueda, aprovecharán los ecosistemas existentes en la capa de protocolo.Esto significa que UCIE está presionando el funcionamiento con una capa de protocolo completamente desarrollada y bien probada que puede proporcionar transferencia de datos confiable y administración de enlaces, así como características adicionales a medida como la coherencia de caché.Y quizás por igual, significa que los clientes y los marcadores de chips pueden aprovechar sus inversiones de software existentes en PCIe/CXL, simplificando aún más el proceso de desarrollo y obteniendo chiplets que cumplan con UCIE de la puerta mucho antes.
In practice, I would have been far more surprised if UCIe didn’t leverage PCIe/CXL in this fashion.Las tecnologías PCIe se han convertido en la columna vertebral de varias otras tecnologías, y la industria en su conjunto ha pasado más allá del intento de hacer una excavación cuando se trata de necesidades básicas de interconexión de dispositivos.
Dicho esto, los promotores han dejado en claro que Ucie no está bloqueado solo para PCIe/CXL.Las versiones futuras del estándar pueden agregar otros protocolos si aparece algo y el propietario está dispuesto a donarlo al estándar.
Finally, chipmakers are also free to use their own custom/bespoke protocols as well; they are not restricted to using just PCIe/CXL.UCIE admite una opción de protocolo RAW/transmisión que permite utilizar cualquier otro protocolo.Ambos chiplets necesitarían admitir este protocolo personalizado para hacer una conexión, por supuesto, pero incluso en este caso, esto permitiría que un fabricante de chips aproveche los aspectos físicos del estándar UCIE para simplificar su propio diseño/producción..
Eso también significa que los protocolos de interconexión existentes, como la tela Infinity de AMD, no es probable que vayan a ninguna parte, incluso con la introducción de UCIE.Protocolos como si siguen siendo mucho más complejos y especializados que los que PCIe/CXL son capaces, lo que tiene sentido dados los requisitos de coherencia muy específicos para vincular los núcleos de CPU y los DIES de E/S.Dicho de otra manera, la vanguardia del diseño de Chiplet permanece por delante de donde Ucie 1.0 está comenzando las cosas.
Yendo largo: ¿Ucie para interconexiones externas también?
Y aunque UCIE se centra en primer lugar en proporcionar una interconexión en chip para chiplets, el estándar en realidad incluye disposiciones para salir de chip.Muy lejos de chip.
Si lo desea un generador de chip/sistema, la especificación permite que los repleteros se utilicen para transferir UCIE a nivel de protocolo a distancias mucho más largas.Esto, sin duda, sacrifica los beneficios de latencia y potencia en virtud de agregar (mucha) distancia.Pero los promotores UCIE imaginan a los clientes del servidor que usan esto para proporcionar conexiones UCIE en el nivel de rack o pod, ofreciendo una conexión directa de chiplet a chiplete incluso a largas distancias.
El caso de uso más interesante y más obvio para este tipo de configuración es Silicon Photonics.Extendiendo el concepto de chiplet allí, un fabricante de chips podría construir un transceptor óptico copresidente en el borde de un paquete, y luego usar UCIE para conectarlo a otro chiplet.Esto permitiría la interconexión óptica directamente desde el chip, evitando la necesidad (y el costo de energía) de ir a un transceptor fuera de chip.
Los promotores también muestran conceptos basados en la memoria externa/dispositivos de almacenamiento..Así como estantes/sorteos externos con más SOC en ellos.
Ucie 1.0 es solo el comienzo
Mientras que el Ucie 1.0 La especificación se lanzará hoy, los promotores detrás del estándar ya están dirigiendo su ojo hacia el futuro de la tecnología y del consorcio en sí..
Ucie 1.0 es en gran medida un estándar de "punto de partida", que proviene de ser desarrollado originalmente de manera solista dentro de Intel.Como se mencionó anteriormente, el consorcio analizará otros posibles protocolos para agregar al estándar.Y hasta ahora, el estándar solo está definiendo dos de lo que consideran cuatro aspectos del diseño de chiplet: la capa física y los protocolos de comunicación.El grupo desea ir más allá en hacer realidad un ecosistema de chiplet de mezcla y combinación de combinación de factores de forma de chiplet estandarizados e incluso administrar otros chiplets.
Esto está al tanto de los cambios continuos en las tecnologías de envasado de chips, que aún están progresando. The Ucie 1.0 El estándar es esencialmente definido para 2D y 2.Embalaje de chips 5D, pero no tecnologías directas de muerte directa 3D como la próxima Foveros Direct.A medida que esté disponible el embalaje de chips 3D, el estándar deberá actualizarse para tener en cuenta las nuevas capacidades ofrecidas, así como las densidades aún mayores.
Pero para eso, Ucie necesitará un consorcio adecuado detrás de él, por lo que el anuncio de hoy es tanto una revelación del nuevo estándar como un lanzamiento para que otras compañías se unan y ayuden a desarrollar futuras iteraciones del estándar..El UCIE Promoters Group ya es una lista muy considerable, con respaldo de los diseñadores de chip/IP AMD, ARM, Intel y Qualcomm, Chip Fabs TSMC y Samsung (e Intel), la firma de envases de chips avanzados de ingeniería de semiconductores y los proveedores de computación en la nube Google, Google, Google,Microsoft y Meta.
En resumen, es quién es quién de muchos de los grandes jugadores en la industria de los chips (sean ellos productores o consumidores), pero los promotores buscan más miembros..Pragmáticamente, cuanto más compra el estándar obtenga, más efectivo y ampliamente adoptado será, pero el grupo también se beneficia de las opiniones de empresas adicionales y comprender cuáles son sus necesidades de cómputo..
Los detalles completos sobre la especificación de UCIE se pueden encontrar en el nuevo sitio web del grupo, incluido el UCIE Whitepaper.Mientras tanto, las empresas interesadas también pueden encontrar más información sobre cómo unirse al grupo a medida que el consorcio formal se crea un poco a finales de este año..
Gallery: UCIe Presentation
