Entrevista Compute Express Link (CXL) tiene el potencial de cambiar radicalmente la forma en que se construyen y operan los sistemas y los centros de datos.Y después de años de desarrollo conjunto que abarca más de 190 empresas, el estándar abierto está casi listo para el horario estelar.
Para aquellos que no están familiarizados, CXL define una interfaz común y coherente para conectar CPU, memoria, aceleradores y otros periféricos. And its implications for the datacenter are wide ranging, Jim Pappas, CXL chairman and Intel director of technology initiatives, tells The Register.
Entonces, con los primeros sistemas compatibles con CXL que se espera que se lanzarán más adelante este año junto con el Sapphire Rapids Xeon Scalables de Intel y las Epycs de Génova de Génova de AMD, le preguntamos a Pappas cómo espera que CXL cambie la industria en el corto plazo.
Infraestructura de memoria compuesta
Según Pappas, una de las primeras implementaciones para CXL probablemente involucrará la memoria del sistema.Hasta ahora, solo ha habido dos formas de conectar más memoria a un acelerador, explica.O agregó más canales de memoria DDR para admitir más módulos, o tuvo que integrarse directamente en el acelerador o el paquete de CPU.
"No puedes poner memoria en el bus PCIe", pero con CXL puedes, dice Pappas."CXL fue diseñado para aceleradores, pero también fue diseñado para tener una interfaz de memoria.Todos sabíamos desde el principio que esto podría usarse como un puerto diferente para la memoria.."
En lugar de poblar un sistema con módulos de memoria más o más grandes, se podría instalar memoria adicional a través de una tarjeta utilizando una interfaz común para PCIe y CXL.Y gracias a los sistemas de cambio simple introducidos con el CXL 2.0 especificación, se hizo posible que los recursos, incluida la memoria, se agruparan y accedieran por múltiples sistemas simultáneamente.
Es importante tener en cuenta que en esta configuración, solo los recursos en sí mismos y no los contenidos de la memoria se comparten entre los hosts, Pappas enfatiza.“Cada región de memoria pertenece, como máximo, un dominio de coherencia.No estamos tratando de compartir la memoria;que se vuelve mucho más complejo."
Otro caso de uso involucra arquitecturas de memoria escalonadas en las que un sistema utiliza memoria de alto ancho de banda en el paquete, un grupo considerable de memoria DDR5 rápida conectada directamente a la CPU y un grupo más grande de memoria más lenta conectada a través de un módulo CXL..
Según Pappas, la agrupación de memoria y la memoria escalonada tienen implicaciones para los operadores de centros de datos y nubes."Los mayores problemas que tienen los clientes de la nube es su gasto número uno es la memoria. Roughly 50 cents of their equipment spend is on memory," he says.
Al agrupar esa memoria, Pappas argumenta que los operadores pueden realizar grandes ahorros de costos al reducir la cantidad de memoria que queda inactiva.Y dado que la memoria agrupada o escalonada no se comporta de manera diferente a la memoria del sistema conectada a la CPU, las aplicaciones no necesitan modificarse para aprovechar estas tecnologías, dice Pappas.Si la aplicación "pide más memoria, ahora hay esencialmente un suministro infinito."
Esta tecnología no es teórica tampoco.La agrupación de memoria y la memoria escalonada se encontraban entre varias tecnologías, la startup de CXL Tanzanite Silicon Solutions estaba trabajando antes de su adquisición de Marvell Technologies a principios de este mes.
Marvell cree que la tecnología resultará fundamental para lograr una infraestructura verdaderamente compuesta, que, hasta ahora, se ha limitado en gran medida a calcular y almacenamiento..
Adiós cuellos de botella ai/ml
Pappas también espera que CXL beneficie las cargas de trabajo AI/ML al habilitar una relación mucho más íntima entre la CPU, el acelerador de IA y/o la GPU de lo que es posible actualmente sobre PCIe.
En un nivel básico, la forma en que una CPU interactúa con un periférico, como una GPU, es enviando instrucciones de carga/almacenamiento de un lado a otro en lotes sobre el bus PCIe.CXL elimina este cuello de botella, lo que permite que las instrucciones se transmitan esencialmente entre el acelerador y el host.
"Es muy similar a lo que sucede en un sistema de doble procesador donde los cachés siguen siendo coherentes entre los procesadores. We’re extending that down to accelerators," Pappas says.
Extender este tipo de coherencia de caché a los aceleradores distintos de las CPU no es fácil o una nueva idea.
Intel y otros han intentado y fallado en el pasado para desarrollar una interconexión estandarizada para los aceleradores, nos dice.Parte del problema es que la complejidad asociada con estas interconexiones se comparte entre los componentes, lo que hace que sea increíblemente difícil extenderlos a terceros.
“When we at Intel tried to do this, it was so complex that almost nobody, essentially nobody, was ever able to really get it working," Pappas reveals.Con CXL, esencialmente toda la complejidad está contenida dentro de la CPU del huésped, argumenta.
Esta complejidad asimétrica no está exenta de compensaciones, pero Pappas reconoce que tienen más que valios..Estos vienen en forma de afinidad de la aplicación, específicamente qué acelerador obtiene acceso prioritario al caché o la memoria y que tiene que reproducir el segundo violín..
Esto se mitigan un poco, afirma Pappas, por el hecho de que los clientes generalmente sabrán a qué regiones de memoria van a acceder el acelerador en comparación con los accedidos por el anfitrión.Los usuarios podrán acomodar estableciendo un sesgo en el BIOS.
¿Que sigue?
El estándar CXL de ninguna manera está terminado.Se espera que el consorcio CXL publique los 3.0 especificaciones a finales de este año.
La actualización incluye un aumento de 32 gigatransfiers por segundo a 64, en línea con el movimiento planificado a PCIe 6.0., así como soporte para una serie de nuevos modelos de uso de memoria, Pappas se burla.
La especificación también presenta una vía para implementar la tecnología de interconexión de CXL de manera no asimétrica.Esta funcionalidad permitiría que los electrodomésticos, como las GPU o las NIC, interactúen directamente con otros dispositivos CXL, eliminando la CPU como un cuello de botella por completo.
“This will be really important as you get multiple accelerators that need to operate consistently," he says.
Finalmente, la especificación sugiere una tela CXL con la introducción de la conmutación de niveles múltiples.
Un tejido de red CXL será clave para extender la tecnología más allá del nivel de rack.Y hay razones para creer que esto podría aparecer en la versión 3.0 Después de Gen-Z, no para confundirse con la generación de adultos nacidos después del cambio de siglo, donó sus activos de tela de memoria coherente al consorcio CXL a fines del año pasado.
Afemperamiento de sus expectativas
Tan emocionante que CXL puede ser para el futuro del centro de datos, no espere que sea un éxito durante la noche.La tecnología está en su infancia con la primera generación de sistemas compatibles que se espera que llegue a finales de este año..
Pappas espera que los sistemas equipados con CXL vienen en fases, con la memoria y la agrupación de memoria escalonadas, probablemente sea los primeros casos de uso convencional.
“Over this next year, the first round of systems are going to be used primarily for proof of concepts," he said."Seamos honestos, nadie tomará una nueva tecnología que nunca se haya probado."
Después de la prueba de conceptos, Pappas espera al menos otro año de implementaciones experimentales antes de que la tecnología finalmente comience a aparecer en entornos de producción..®
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