Ако през изминалата половин десетилетие е имало една видна, цялата тенденция в индустрията, тя е била нарастващата употреба на чиплети.Малките матрици се превърнаха в все по -често срещана характеристика, тъй като производителите на чипове ги гледат да се справят с всичко - от производствените разходи за чипс до общата мащабируемост на дизайна.Независимо дали е просто разделяне на бивш монолитен процесор на няколко парчета или отиване в крайност с 47 чиплети на един пакет, чиплетите вече играят голяма роля в дизайна на чип днес, а производителите на чипове дадоха да се разбере, че това е само самоще расте в бъдеще.
Междувременно, след над 5 години сериозна употреба с голям обем, Chiplets и технологиите, които са в основата на тях, изглежда най-накрая достигат точка на прегъване по отношение на дизайна.Производителите на чипове са разработили много по-добра представа за това, за какво са (и не са) добри, доставчиците на опаковки са усъвършенствали своите ултра точни методи, необходими за поставяне на чиплети, а инженерните екипи са изгладили комуникационните протоколи, използвани за разговори на чиплети сред всеки от всекидруги.Накратко, Chiplets вече не са експериментални дизайни, които трябва да бъдат доказани, а вместо това са се превърнали в доказани дизайни, на които производителите на чипове могат да разчитат.И с това нарастващо разчитане на технологията на чиплото идва необходимостта от дизайнерски пътни карти и стабилност - необходимостта от стандарти за проектиране.
To that end, today Intel, AMD, Arm, and all three leading-edge foundries are coming together to announce that they are forming a new and open standard for chiplet interconnects, which is aptly being named Universal Chiplet Interconnect Express, or UCIe.Поемайки значително вдъхновение от много успешната PCI-Express Playbook, като UCIE участващите фирми създават стандарт за свързване на чиплети, с цел да имат един набор от стандарти, които не само опростяват процеса за всички участващи, но водят пътя къмПълна оперативна съвместимост между Chiplets от различни производители, което позволява на чиповете да смесват и мачовете, тъй като производителите на чипове сметват за добре.С други думи, да се направи пълна и съвместима екосистема от Chiplets, подобно на днешната екосистема за PCIE базирани карти за разширяване.
Chiplets в потребителски процесор - както плътни, така и оскъдни
Сравненията с PCIE са подходящи на множество нива и това е може би най -добрият начин за бързо разбиране на целите на UCIE Group.Не само новият стандарт се предоставя по открит начин, но и участващите компании ще създадат официална група консорциум по -късно тази година, за да администрират UCIE и да я разработят по -нататък.Междувременно от обща технологична гледна точка използването на чиплети е най-новата стъпка в непрекъснатото консолидиране на интегралните схеми, тъй като по-малките и по-малки транзистори позволяват все повече и повече функционалност да бъдат приведени на чип.По същество функциите, които са били на разширителна карта или отделни чип досега, започват да си проправят път към самия чип/сок.Така че като PCIE умерява как тези части работят заедно като разширителни карти, е необходим нов стандарт, за да се умери как тези части трябва да работят заедно като Chiplets.
В крайна сметка заявената цел на групите зад UCIE е да създадат отворена и повсеместна екосистема за Chiplets.Независимо дали това означава просто стандартизиране на някои от физическите аспекти за по-лесно производство или да се даде възможност за истинска настройка за смесване и мач, при която клиентите могат да поискат чип, изграден с чиплети от множество производители на чип (нека), е необходим силен основен стандарт, за да се направи това, за да се направи това, за да се направи товасе случват.И основните играчи в индустрията за чипове хвърлят теглото си зад UCIE, за да се случи това.
Защо Chiplets?
Основната обосновка за всичко това от своя страна е нарастващото използване на - а в някои случаи откровена нужда от - чиплети.Чиплетите вече се използват за смесване на матрици от множество чипматори или от множество възли на процеса и те се използват за изграждане на големи чипове, които иначе не биха били възможни поради ограниченията на ретината.Всичко това се ръководи от или от икономиката по някакъв начин (не се използва скъп, кървящ възел за всяка част от чип) или желание за комбиниране на IP от различни производители по по-целесъобразен начин, отколкото да прекарвате годиниМонолитен чип.За да сте сигурни, монолитни чипове като цяло не отминават изцяло (движещите се данни остават скъпи), но икономиката на дизайна на чип е неумолимо задвижването на чиплото в повече случаи.
Междувременно има и тласък за производителност и ефективност, който води до продължаващия интерес към чиплети.Или за да бъдем по -конкретни, да се движи желанието да се интегрират повече функции на един чип пакет.PCIe, колкото и бързо да е, все още е бавен според стандартите за чип;Дългите дължини на следите от процесор до контролер (и обратно отново) добавят към много латентност и натискането на данни около това е сравнително скъпо по отношение на мощността.Така че производителите на чипове все повече искат да свалят тези функции на чипа, да свалят закъснения и да намалят консумацията на енергия.Което в случая с чиплети (и по този начин UCIE) означава да можете да подобрите производителността с над 20 пъти и намаляване на консумацията на енергия с приблизително същата сума.
Ucie 1.0: New Die-To-Die Spec with PCIe & CXL Layered on Top – Available Today
Потопяйки се в първата ревизия на спецификацията на UCIE, намираме нещо, което е доста просто, и нещо, което е много ясно проектирано около възможностите на днешните технологии за опаковане.Това, което UCIE носи на масата днес, не е толкова нови технологии, колкото стандартизация между различните реализации на текущите технологии, така че всеки има обща позиция да работи с.
Може би не е твърде изненадващо, че тази първоначална версия на UCIE идва от Intel, който дарява спецификацията на едро на индустрията и какво ще стане консорциумът на UCIE.Intel е отговорен за първоначалното развитие на няколко високопрофилни отворени технологии за взаимосвързаност през десетилетията-не най-малкото от които е USB, PCIE и Thunderbolt 3-така че не е твърде шокиращо, за да ги видите да дадат друга технология за взаимосвързаност, за да помогнат на KickstartТова, което те (и останалата част от индустрията) смятат за следващата вълна от изчисления.Не се заблуждавайте обаче, това не е инициатива само за Intel, както се доказва от компаниите, подкрепящи новия стандарт и кой ще формира предстоящия консорциум.(Всеки път, когато имате висши събратя както от Intel, така и от AMD при едно и също брифинг обаждане, знаете, че се случва нещо голямо)
Под капака UCIE заема от по -ранната технология за модерни интерфейсни шини на Intel (AIB).По -рано Intel дари тази технология на Alliance на Chips през 2020 г., така че това не е първият път, когато Intel пусна версия на тази технология по отворен начин.Но UCIE е най-голямото (и най-ориентираното към чиплото) усилие досега, както се вижда от подкрепата на съперниците на Intel Fab, както и на съперниците на CPU Design.
Що се отнася до самата спецификация на UCIE, нека поговорим за това, което прави и не покрива.Спецификацията обхваща физическия слой, поставяйки стандартите за електрическа сигнализация, които Chiplets ще използват, за да разговарят помежду си, както и броя на физическите платна и поддържаните шапки.И спецификацията обхваща слоя протокол, определяйки протоколите от по-високо ниво, покрити с тези сигнали, за да осмислят всичко и да предоставят необходимия набор от функции.
Това, което спецификацията не обхваща обаче, е технологията за опаковане/мостове, използвана за осигуряване на физическата връзка между Chiplets.Това не е Intel, който раздава Емиб или Фуверос, например.По-скоро UCIE е мостово-агностичен;Chiplets могат да бъдат свързани чрез мост на Fanout, силиконови интерпреси, EMIB или дори просто обикновен стар органичен субстрат в случай на устройства с по -ниска честотна лента.UCIE има за цел да работи с всичко това, тъй като самият мост по същество е тъпа тръба за пренасяне на електрическите сигнали между чиплетите.Докато чиплет се придържа към стандарта (включително терена на бум), тогава той ще може да говори с друг Ucie Chiplet.
В тази бележка, UCIE 1.0 се предлага с по същество две стандартни нива на производителност/сложност.Спецификациите за подходящо нареченото ниво „стандартен пакет“ са предназначени за устройства с по-ниска честотна лента, които използват традиционни органични субстрати.Тези части ще използват до 16 ленти от данни, 100 μm + подути и удължени дължини на канала.На високо ниво е като да свържете две устройства над съвременна PCIe връзка, но да ги поставите много, много по -близо.
Междувременно втори набор от спецификации обхваща това, което UCIE Group счита за „усъвършенстван пакет“, и това обхваща всички технологии със силициев мост с висока плътност като EMIB и Info.Разширената спецификация на пакета изисква по -малки стъпки на неравности - от порядъка на 25 μm до 55 µm - както и 4x толкова платна на клъстер поради по -голямата плътност и много къси канали за под 2 мм.Които взеха най -пълната си конфигурация, UCIE промоутърите смятат, че разширена настройка на пакета, използваща днешната технология на 45 μm Bump Pitch, ще може да достави до 1.3TB/s/mm на бреговата (линейна) честотна лента.Тоест 1.3TB в секунда данни ще могат да преминат през 1 мм ръб на чип.
Тук няма да откъсна всяка една фигура, но всичко това има за цел да подчертае как UCIE се настройва, за да обслужва нуждите на чиплото в двата края на спектъра на ефективността.За производителите на чипове, които просто трябва да съберат два чиплета на един пакет по рентабилен начин, има стандартният пакет подход.А за производителите на чипове, които трябва да накарат два чиплета да се държат възможно най -близо до един монолитен чип, спецификациите за усъвършенствани опаковки позволяват много платна - и по този начин много честотна лента.
Междувременно е интересно да се отбележи точно какво очакват промоутърите по отношение на латентността и енергийната ефективност.За всички видове пакети се очаква латентността да бъде под 2ns, което е особено критично в дизайна на чиплото, които се разделят на това, което преди би било монолитен дизайн на чипс.Междувременно ефективността на мощността варира от ниски 0.5 PJ/бит за стандартни опаковки, до още по -ниски 0.25 PJ/B за усъвършенствани опаковки.Това помага да се илюстрира само защо някои производители на чипове са нетърпеливи да се качат на борда с чиплети, тъй като подобренията спрямо дискретни PCIE/CXL карти могат да бъдат значителни.
Физическият слой, свързващ чиплетите, от своя страна, е нов за UCIE.Intel и другите промоутъри не влизат твърде дълбоко в това как работи това (дори в тяхната белига), но на високо ниво стандартът на физическия слой осигурява електрическа сигнализация, часовник, обучение за връзки и сигнализиране на страничната лента.256 байтов блок за контрол на потока (FLIT) на свой ред обработва действителния трансфер на данни.
Над това е нещо като половин слой, който групата нарича адаптер за умиране.D2D предоставя основата за управление на състоянието на връзката и договаряне на параметрите между чиплетите.D2D също е отговорен за предоставянето на незадължителна поддръжка за допълнителни защитни мерки за надеждност на данните чрез CRCS и Reties на ниво връзка.
И накрая, на протоколния слой производителите на чиплети имат няколко различни опции.Официалните стандартизирани протоколи за UCIE са PCI-Express и неговият кеш-кохерентен братовчед, Compute Express Link, който сам по себе си е изграден върху PCIE.Обсъждайки своя избор тук, промоутърите на UCIE решиха да предприемат прагматичния подход: вече има подкрепа в цялата индустрия за PCIE и CXL, така че вместо да преоткрият самите колела, те ще използват съществуващите екосистеми на протоколния слой.Това означава, че UCIE удря земята, работеща с напълно плътно и добре доказан протоколен слой, който може да осигури надежден трансфер на данни и управление на връзки, както и допълнителни по поръчка функции като кехерентност на кеша.И може би също толкова важно, това означава, че клиентите и чипмаркерите могат да използват съществуващите си софтуерни инвестиции в PCIE/CXL, като допълнително опростяват процеса на разработка и получават съвместими с UCIE чиплети от вратата, които много по-рано по-рано.
In practice, I would have been far more surprised if UCIe didn’t leverage PCIe/CXL in this fashion.PCIE Technologies се превърнаха в гръбнака на различни други технологии, а индустрията като цяло се е движила, опитвайки се да измисли pcie, когато става въпрос за основни нужди на свързване на устройството.
Това каза, промоутърите дадоха да се разбере, че UCIE не е заключен само за PCIE/CXL.Бъдещите версии на стандарта могат да добавят други протоколи, ако се появи нещо и собственикът е готов да го дари на стандарта.
Finally, chipmakers are also free to use their own custom/bespoke protocols as well; they are not restricted to using just PCIe/CXL.UCIE поддържа опция за протокол за суров/стрийминг, която позволява да се използва всеки друг протокол.И двата Chiplets ще трябва да поддържат този персонализиран протокол, за да осъществят връзка, разбира се, но дори и в този случай това би позволило на чипмейкър да използва физическите аспекти на UCIE стандарта, за да опрости собствения си дизайн/производство.
Това също означава, че съществуващите протоколи за взаимосвързаност, като безкрайната тъкан на AMD, няма вероятност да отидат никъде, дори и с въвеждането на UCIE.Протоколите като ако все още са далеч по -сложни и специализирани от това, на което са способни PCIE/CXL, което има смисъл предвид много специфичните изисквания за съгласуваност за свързване на CPU ядра и I/O умира.Казано по друг начин, самият режещ ръб на дизайна на чиплото остава пред мястото, където UCIE 1.0 започва нещата.
Отивайки дълго: UCIE също за външни взаимовръзки?!
И въпреки.Път извън чипа.
Ако се желае чип/строител на системи, спецификацията позволява на ретимерите да се използват за прехвърляне на UCIE на ниво протокол на много по -дълги разстояния.Това, разбира се, жертва латентността и ползите от властта по силата на добавяне на (много) разстояние.Но промоутърите на UCIE предвиждат клиенти на сървъра, използващи това, за да осигурят UCIE връзки на ниво багажник или POD, предлагайки директна връзка с чиплет до хиплет дори на дълги разстояния.
Най -интересният и най -очевиден случай на употреба за този вид настройка е силиконовата фотоника.Разширявайки концепцията за чиплет там, производител на чипове може да изгради съвместно опакован оптичен приемо-предавател към ръба на пакета и след това да използва UCIE, за да го свърже с друг чиплет.Това би позволило оптичното взаимовръзка директно от чипа, заобикаляйки нуждата (и разходите за захранване) за преминаване към предавател извън чипа.
Промоторите също показват концепции, базирани на външни устройства за памет/съхранение.Както и външни стелажи/рисунки с повече соци върху тях.
Ucie 1.0 е само началото
Докато UCIE 1.0 Спецификация се пуска днес, промоторите зад стандарта вече насочват окото си към бъдещето на технологията и на самия консорциум.
Ucie 1.0 е много стандарт на „отправна точка“, който идва от първоначално разработен по солов начин вътре в Intel.Както беше споменато по -горе, консорциумът ще разгледа други възможни протоколи, които да добавят към стандарта.И досега стандартът определя само две от това, което те смятат за четири аспекта на дизайна на чиплото: физическият слой и комуникационните протоколи.Групата би искала да продължи по-нататък в създаването на екосистема за смеси и мачове в реалност, като дефинира и стандартизирани фактори на формата на чиплети и дори управление на други чиплети.
Това е на върха на постоянните промени в технологиите за опаковане на чипове, които все още напредват. The Ucie 1.0 Стандартът по същество е дефиниран само за 2D и 2.5D опаковка за чипове, но не и 3D директни технологии за умиране като предстоящия Foveros Direct.Тъй като 3D опаковането на чипове се предлага, стандартът ще трябва да бъде актуализиран, за да се отчита предлаганите нови възможности, както и още по -голямата плътност.
Но за това UCIE ще се нуждае от подходящ консорциум зад него, поради което днешното съобщение е също толкова разкритие на новия стандарт, колкото и терен за други компании да се присъединят и да помогнат за разработването на бъдещи итерации на стандарта.Групата на UCIE Promoters вече е много голям списък, включващ поддръжка от Chip/IP дизайнери AMD, Arm, Intel и Qualcomm, Chip Fabs TSMC и Samsung (и Intel), чип опаковъчни фирми Advanced Semiconductor Engineering и облачни изчислителни доставчици Google, Google,Microsoft и Meta.
Накратко, това е кой е от много от големите играчи в индустрията на чип (бъдете те производители или потребители), но промоутърите търсят повече членове.Прагматично, колкото повече купуват стандартът става толкова по-ефективен и широко възприет, но групата също се възползва от мненията на допълнителни фирми и разбиране какви са техните изчислителни нужди.
Пълни подробности относно спецификацията на UCIE можете да намерите на новия уебсайт на групата, включително WCIE Whitepaper.Междувременно заинтересованите компании също могат да намерят повече информация за това как да се присъединят към групата, тъй като официалният консорциум се създава малко по -късно тази година.
Gallery: UCIe Presentation
